Iric's NnoICは,高度なチップ間接続のための新型PDKを2つリリースし,AIと高性能なコンピュータのためのより高速かつ効率的なチップデザインを実現させる. imec’s NanoIC releases two new PDKs for advanced chip interconnects, enabling faster, more efficient chiplet designs for AI and high-performance computing.

imecが主導するNanoICパイロットラインは,より速く,よりエネルギー効率の良いチップの相互接続を可能にする,細いピッチの再分配層とダイ-トゥ-ウェーファーハイブリッド結合のための2つの新しい公開プロセス設計キット (PDK) をリリースしました. The NanoIC pilot line, led by imec, has released two new public process design kits (PDKs) for fine-pitch redistribution layers and die-to-wafer hybrid bonding, enabling faster, more energy-efficient chip interconnects. これらのツールは次世代のチップデザインをサポートしており、コミュニケーション速度を40%増やし、UCIE-Advancedのインターフェースで最大15%のエネルギー消費を削減します。 These tools support next-generation chiplet designs, boosting communication speeds by up to 40% and cutting energy use by up to 15% on UCIe-Advanced interfaces. PDKSは,AI,高性能コンピューティング,GPU,GPUなどにおけるアプリケーションの早期デザイン及びテストを許可し,今後は完全な創作をサポートすることを期待している. The PDKs allow early-stage design and testing for applications in AI, high-performance computing, GPUs, and automotive systems, with future versions expected to support full fabrication. このような高度なインターコネクション技術が公開可能となり,NnoICのスイートを5つのパブリック PDKに拡充し,論理やメモリーをカバーし,インターコネクションを2nm超えます. This marks the first time such advanced interconnect technologies are openly accessible, expanding NanoIC’s suite to five public PDKs covering logic, memory, and interconnects for beyond-2nm semiconductor development.